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（原标题：芯片制造欧洲杯下单平台(官方)APP下载IOS/安卓通用版/手机版，新拐点？）

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当与可图案化金属（如 Ru）联接使用时，半嵌入（semi-damascene）有望终了 RC、面积、资本和功率恶果，以提供互连缩放旅途。

1997 年，逻辑和内存芯片后段 (BEOL：back-end-of-line) 中引入了 CU 双大马士革（CU DUALdamascene）集成决议，绚烂着半导体历史上的一个转机点。芯片制造商从减法铝图案化（subtractive Al patterning）转向湿法工艺，如铜电镀和化学机械抛光 (CMP)。这种透顶的搬动是为了支吾铝基互连中束缚增多的 RC 延伸，这是电阻电容 (RC) 乘积增多的收尾。Cu 双大马士革具有资本效益，适用于 BEOL 堆栈的多层，有望终了许多后续逻辑和内存时间。

但几年后，最枢纽的 BEOL 层内的金属间距将降至 20nm 以下。当这种情况发生时，Cu 双大马士革将失去能源。跟着金属线尺寸的减弱接近 Cu 的电子平均开脱程，RC 延伸将急剧增多。此外，Cu 金属化需要樊篱、衬垫和隐秘层，以确保细致的可靠性并防御 Cu 向外扩散到电介质中。但这些罕见的层脱手破钞总可用线宽的很大一部分，这意味着互连金属自己无法充分阁下厚爱的导电面积。这些问题迫使芯片行业筹议在细致金属间距下具有更好性能统统的替代金属化决议。

在 2017 年提走运转专利后，imec 于 2020 年向半导体界冷落了一种新的金属化见识，并将其定名为“半嵌入”（semi-damascene）。与基于 Al 的金属化雷同，半嵌入集成从第一个局部互连金属层的班师图案化（或减法金属化）脱手，因此需要可图案化的金属，举例 W、Mo、Ru 等（图 1）。然后以单嵌入形态对与下一个互连层贯串的通孔进行图案化：在电介质中蚀刻的孔用金属填充并过度填充 - 这意味着金属千里积无间进行，直到在电介质上酿成一层金属。随后对该金属层进行装扮和蚀刻以酿成第二互连层，其线条与第一层正交。

半嵌入的价值主张很有出息。它不错被视为一种双层金属化模块，可能可彭胀到多层——从而具有资本效益。减法蚀刻允许比传统 Cu 互连更高的金属线纵横比 (AR)，从而改善电阻。至于电介质，金属线不错与气隙联接，而不是低 k 电介质罅隙填充。气隙提供较低的介电常数，从而导致较小的层内电容。除了具有 RC 恶果外，半嵌入还摒除了金属 CMP 的使用，简化了工艺进程并改善了线高限度。使用难熔金属也有克己。它们有望在不使用叛逆层的情况下使用，从而提供低通孔和线电阻。它们还更耐电迁徙，况兼在减小尺寸的情况下总体上比 Cu 提供更低的电阻。

一项有出息的颠覆性时间

自从 imec 引入半嵌入集成以来，多个组织脱手筹议访佛的新决议，并通过模拟和实验取得了稳步进展。如今，该决议的第一步，即第一金属层的减法蚀刻，已由多个组织在会议上到手演示和陈说。实验了了地标明，在第一个局部互连层顶用减法蚀刻的 Ru 代替 Cu 照旧不错提供特殊思要的克己，即使在截至的线 AR ~2 下亦然如斯。对于后续几代，AR 不错增多到 3 或 6，然后组合成多个局部金属层。越来越多的研发根据标明，半嵌入照实是一个灵验的聘请，提供了互连缩放旅途。

与此同期，也存在一些疑问。业界当前正在接头将第一代半嵌入工艺鼓舞到开发阶段，即实践分娩之前的阶段。与任何新时间雷同，行业不会一蹴而就。半嵌入集成颠覆了制造 BEOL 的传统时间。它需要新的器具和材料，而且可能有些颓势机制在筹议阶段莫得被捕捉到。只好当该时间约略进步几代时间时，这种投资才有真义。诚然第一步只好一层金属层照旧得到充分记载，但两层致使多层集成决议的奉行——不错充分阁下半嵌入的才气和上风——却商讨得较少。这即是为什么 imec 饱读吹研发界张开商讨，匡助填补剩余的“空缺”，并在互连时间会议上共享对于多层集成的见识。

imec 互连阶梯图

Imec 提议自在引入后续几代半嵌入时间。第一代半嵌入时间斟酌将用于 imec A10 或 A7 逻辑时间节点，其中最枢纽互连的金属间距将达到 18nm（图 2）。届时，GAA 纳米片集成有望成为主流，而 CFET 尚未到位。因此，引入半嵌入时间将是芯片制造商必须支吾的独一枢纽变化。

Imec 提议在 M0 中引入减法蚀刻的 Ru，这是沿线中点 (MOL：middle of line) 的第一个局部金属层。第一代产物将接纳金属线 AR 2，略高于当前典型的 Cu 线 AR（~1.6）。联接无叛逆 Ru 在细致金属间距下的细致性能，这种措施照旧比 Cu 具有更好的电阻和可靠性。

在第二代中，imec 的主张是将 M0 互连线的 AR 增多到 3，这将进一步镌汰电阻，并将 M0 与无叛逆通孔相联接。由于较高的 AR 通常会增多层内电容，因此这一代需要气隙而不是低 k 介电罅隙填充。除了提供较低的介电常数外，使用气隙还不错幸免“罅隙填充问题”：以均匀的形态用电介质填充窄沟槽的挑战。

通过以半嵌入形态添加通孔和第二层金属层，第三代将终了实在的半嵌入集成，M0 和 M2 局部金属层（BEOL 中最枢纽的层）。第四代可能会看到更多的半嵌入层。AR 将缓缓增多到 4、5 致使更多 - 具体取决于可行性。当与气隙联接时，斟酌最高可达 ~AR=6，与其他选项比较具有阔气的 RC 上风（图 3）。

从永恒来看，咱们称之为第五代，imec 设思替代金属将进入半嵌入阶梯图。接头可图案化的二元或三元化合物，它们在细致的互连间距下具有比单一金属更好的品性因数。

因此，半嵌入工艺不错成为 BEOL 制造的下一个转机点。它具有极佳的价值主张，不仅在电阻、电容和面积破钞方面。实验和模拟还标明，与 Cu 双嵌入决议比较，它的功耗更低，热性能更好。同期，如上所述的分步奉即将允许最大礼貌地镌汰引入新时间所带来的风险。

终了先进半嵌入工艺

诚然第一代和第二代已准备好进入开发阶段，但仍需要进行更多筹议来展示和完善下一代半嵌入时间。主要挑战不错归结为多层半嵌入集成、AR 的增多以选取五代新金属的探索。

以下是 imec 筹议东说念主员陈说的最新进展。这些收尾不仅旨在填补剩余的空缺。他们还旨在激发商讨并饱读吹其他筹议机构补充 imec 的筹议——以造福通盘生态系统。

迈向先进互连的多层集成决议如前所述，半嵌入本色上是一种两金属层集成决议，可能可彭胀到多层。但多层决议的工艺优化仍处于起步阶段。终了它们的最好措施是什么？应该使用哪些光刻和蚀刻工艺、硬掩模和抗蚀剂？以及怎样集成贯串后续 BEOL 层极窄互连线的通孔？

为了处置临了一个问题，imec 早些时候冷落了统统自瞄准通孔 (FSAV：fully self-aligned

via) 行动半嵌入的枢纽构建块。FSAV 确保澄澈和通孔（通孔顶部和底部）的正确对都，这对于终了低通孔到澄澈显露至关病笃。到当前为止，包括 imec 在内的多个筹议机构照旧冷落了几种 FSAV 集成决议。

在 IITC 2024 上，imec 率先对不同的 FSAV 集成选项进行基准测试（图 4），旨在探索如安在 300 毫米晶圆厂中最好地奉行 FSAV 。换句话说：咱们怎样才能通过最好的通孔到线隐秘来得志主张通孔电阻，同期确保通盘 300 毫米晶圆的低变异性和细致的可重迭性？

除了传统的单嵌入决议 (FSAV) 来创建通孔（即通过在 SiO2 电介质中蚀刻一个孔然后用金属填充来创建通孔）以外，imec 还探索了两种基于柱的 FSAV 集成决议（即通过班师蚀刻金属层将通孔酿成为柱）。这两种变体被称为“混杂柱”（HP-FSAV）和“带有蚀刻住手层的柱”（PE-FSAV）。

三种集成决议在工艺才气数目、所用的图案化和蚀刻工艺、硬掩模集成和光刻胶类型（举例，允许 EUV 光刻颜色回转以启用援助）方面有所不同。但对于这三种情况，都展示了达到主张通孔电阻和通孔到线隐秘裕度的可行性（图 5）。最显赫的互异与通盘晶圆上终了的电阻均匀性关联。通盘集成决议都提供了阔气的通孔光刻和蚀刻工艺窗口。因此，它们与咱们器具供应商当前提供的班师金属蚀刻开辟兼容。imec 的其他筹议标明，自瞄准窗口也可用于终了气隙，当澄澈 AR 进一步增多时，这将需要不绝阐扬电容上风。

因此，今天的近况证明，至少有两层半嵌入时间在时间上是可行的。同期，展示的晶圆数目有限。因此，imec 饱读吹其他组织补充这一贫穷，让行业生态系统“决定”最好聘请。

自在增多半嵌入线的纵横比：意会温暖解间隔。通过进一步增多其 AR，不错无间镌汰 Ru 半嵌入线的电阻。2022 年，imec 初度展示了根据，证明使用 AR 6 的半嵌入（图 6）照实不错昭彰普及 RC 盘算，优于较低 AR 决议。不久之后，初步实验标明，高 AR 线也与多层决议兼容。

诚然东说念主们对具有截至 AR（2 和 3）的互连线的酿成了解得比较了了，但要普及 AR 并保持细致的澄澈电阻和可靠性，需要掌抓一些时间。事实证明，这险些挑战了每个工艺才气——包括图案化和蚀刻、清洁和颓势限度。举例，班师金属蚀刻会“袭击” Ru 线的侧壁，导致澄澈断裂颓势。而且这种情况会跟着 AR 的增多而恶化。要获取尽可能低的澄澈电阻，就需要对高 AR 澄澈的酿成和可靠性有更基本的了解。

行动第一个病笃见识，imec 的筹议东说念主员发现，用于酿成高 AR 金属线的堆栈因素对半嵌入线的电阻有很大影响。澄澈断裂颓势被证明是影响堆栈联系开辟性能的主要因素。Imec 通过屡次实验找到了最好堆栈，最初千里积 1nm TiN 以普及粘附性，然后进行物理气相千里积 (PVD) Ru。与筹议中使用的其他因素比较，该堆栈在通盘金属线高度上提供最低的电阻。其次，该筹议初度标明，线颓势受 Ru 金属晶粒的晶粒结构和晶体取向的影响。这些形态参数在很猛进程上取决于用于千里积 Ru 的措施，有益于使用 PVD。

除了深化了解影响 Ru 线电阻的参数外，imec 最近还冷落了一种私有的措施，从电阻和均匀性的角度进一步改善高 AR 线：在两个 Ru 层之间夹一层亚纳米 TiN 或 W 层。与莫得此罕见层的堆栈比较，这种堆栈在班师金属蚀刻过程中不易受到横向袭击和酿成断线。这种“颓势缓解层”的主要克己是，它约略终了高 AR 和长长度的低颓势线，这对AR>6的 Ru 半嵌入来说是一个有但愿的标的。收尾在 2024 年 VLSI 研讨会上进行了展示。

实验职责标明，在 24nm 间距以下的澄澈上具有细致的可靠性步履（图 7）。但同期，还需要开展更多职责来优化和彭胀收尾以达到 18nm 间距，展示与集成气隙的兼容性，并展示阔气的时刻联系电介质击穿 (TDDB：time-dependent dielectric breakdown) 和机械可靠性裕度。

先进互连：寻找替代导体。到当前为止，半嵌入集成方面的职责东要鸠集在使用 Ru 行动首选导体。几年前，imec 脱手筹议是否有其他具有更好出息的金属。搜索界限从元素金属彭胀到二元和三元有序化合物 。在一项有但愿的初步筹议之后，寰球多个研发小组脱手给与这个思法，并加入了寻找候选合金的行列。该社区最近连合在 VLSI 2024 专题研讨会上，主题为“用于先进互连的新式金属”。该研讨会由 imec 组织，旨在从工业和学术角度商讨最新时间和改日的筹议标的。

由于潜在合金的清单特殊高大，imec 脱手筹议时建立了一种私有的措施来筛选和成列可能的候选材料。敬佩了两个与 Cu 对比的优值：化合物的内聚能以及体电阻率与载流子平均开脱程的乘积。重新算模拟揭示了一个候选材料的子列表，举例金属间铝化物，这是进一步实验职责的起先。

如今，全国各地的筹议小组都在筹议这些候选合金在减弱尺寸时电阻率的进展。举例，当金属间铝化物千里积在薄膜中时，薄膜酿成过程中触及的颓势机制似乎会影响电阻率步履（图 8）。了解这种联系性将是限度电阻的枢纽。Imec 还觉得，全体和局部因素限度是最小化电阻的病笃妙技。

一朝找到优化有出息的二元和三元合金电阻的措施，下一步即是将其应用于联系的金属化决议，并处置与半嵌入工艺联系的挑战。Imec 饱读吹大学和筹议小组配合探索图案化和蚀刻计谋，并制定工艺标的。尽管还有好多职责要作念，但替代金属的筹议是一个有出息的路子，而且正在取得稳步进展。仍需要密切配合，最终将它们引入第五代半嵌入集成。

论断

半嵌入金属化可能成为 BEOL 制造的下一个转机点，当前业界正在商讨在第一个局部互连层中引入减法蚀刻。尽管第一代半嵌入时间当前尚未插足分娩，但根据实考据据，imec 照旧脱手瞻望新一代半嵌入时间。要点是多层金属和通孔、自在增多纵横比以及引入新金属。要使这些下一代时间成为现实，需要学术界和工业界的共同竭力和更大批据以及强有劲的插足。

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